在當今高速資料轉換與傳輸領域，JESD204B 介面標準憑藉其高速、穩妥、靈活等優勢，已成為高速模數轉換器（ADC）和數模轉換器（DAC）的主流介面。然而，要充分發揮高速 ADC/DAC 的效能，為其提供低噪聲的電源至關重要。本文將深入探討電源 JESD204B 開發中實現高速 ADC/DAC 低噪聲電源的關鍵要點。
JESD204B 介面與高速 ADC/DAC 對電源的嚴苛要求
高速資料傳輸下的電源穩定性需求
JESD204B 介面支援極高的資料傳輸速率，高速 ADC/DAC 在工作過程中需要快速、準確地進行模擬訊號與數字訊號之間的轉換。這就要求電源能夠提供極其穩定的電壓和電流，任何微小的波動都可能導致資料轉換誤差，影響系統的整體效能。例如，在雷達、通訊等對訊號精度要求極高的應用中，電源噪聲引起的誤差可能會使訊號失真，導致通訊中斷或目標識別錯誤。
低噪聲特性支援訊號質量
高速 ADC/DAC 對電源噪聲極為敏感。電源中的噪聲會直接耦合到模擬訊號路徑中，增加訊號的噪聲底限，降低信噪比（SNR）和無雜散動態範圍（SFDR）。為了實現精度要求較高的的資料轉換，必須將電源噪聲控制在極低水平。一般來說，高速 ADC/DAC 要求電源的輸出紋波和噪聲在毫伏甚至微伏級別。
快速動態響應適應負載變化
在高速資料轉換過程中，ADC/DAC 的負載會隨著工作狀態的變化而快速改變。例如，在資料突發傳輸時，電流需求會急劇增加。電源需要具備快速的動態響應能力，能夠在負載變化的瞬間迅速調整輸出電壓和電流，保持輸出電壓的穩定，避免因電壓跌落或過沖對資料轉換造成影響。
實現高速 ADC/DAC 低噪聲電源的關鍵技術
線性穩壓器的最佳化選擇
線性穩壓器（LDO）具有輸出噪聲低、紋波小等優點，非常適合為高速 ADC/DAC 提供低噪聲電源。在選擇 LDO 時，應關注其壓差、輸出噪聲、電源抑制比（PSRR）等引數。低壓差的 LDO 可以減少功率損耗，提高電源效率；低輸出噪聲的 LDO 能夠直接降低電源對 ADC/DAC 的噪聲干擾；高電源抑制比的 LDO 可以有效抑制輸入電源噪聲對輸出的影響。此外，還可以採用多級 LDO 級聯的方式，進一步降低輸出噪聲。
開關電源的低噪聲設計
雖然開關電源具有效率高的優點，但其開關動作會產生較大的噪聲和紋波。為了在開關電源中實現低噪聲輸出，可以採用以下幾種方法：
軟開關技術：透過採用零電壓開關（ZVS）或零電流開關（ZCS）技術，減少開關過程中的電壓和電流應力，降低開關噪聲的產生。
最佳化濾波電路：在開關電源的輸出端增加高效能的濾波電路，包括低通濾波器和π型濾波器等，可以有效濾除開關噪聲和紋波。濾波電容應選擇低等效串聯電阻（ESR）的陶瓷電容或鉭電容，以提高濾波效果。
頻率抖動技術：透過使開關電源的開關頻率在通常範圍內隨機變化，將開關噪聲的能量分散到較寬的頻帶內，降低特定頻率點的噪聲峰值，從而減小對高速 ADC/DAC 的干擾。
電源佈局與佈線的最佳化
合理的電源佈局與佈線對於降低電源噪聲至關重要。在 PCB 設計過程中，應遵循以下原則：
電源平面與地平面緊密耦合：將電源平面和地平面緊密相鄰佈置，可以減小電源迴路的電感，降低電源噪聲的輻射。同時，良好的地平面設計可以為高速 ADC/DAC 提供穩定的參考地，減少地彈噪聲的影響。
短而粗的電源走線：儘量縮短電源走線的長度，增大走線的寬度，可以減小電源走線的電阻和電感，降低電源壓降和噪聲干擾。對於關鍵的高速 ADC/DAC 電源引腳，應採用直接連線的方式，避免透過過孔或長走線引入額外的噪聲。
分割槽供電與隔離：將高速 ADC/DAC 的電源與其他噪聲較大的電源進行分割槽供電，並透過磁珠或電感進行隔離，可以有效防止噪聲耦合。例如，將數字電源和模擬電源分開，並在兩者之間增加隔離元件，可以減少數位電路的噪聲對類比電路的影響。
實際開發中的測試與驗證
噪聲測試
使用精度要求較高的的頻譜分析儀對電源的輸出噪聲進行測試，分析噪聲的頻譜分佈和幅度。重點關注與高速 ADC/DAC 工作頻率相關的頻段，有助於支援電源噪聲在該頻段內滿足設計要求。同時，還可以採用近場探頭對電源模組進行近場噪聲測試，定位噪聲源，以便進行針對性的最佳化。
動態響應測試
透過模擬高速 ADC/DAC 的負載變化，使用示波器測試電源的動態響應特性。觀察電源輸出電壓在負載突變時的過沖和跌落情況，評估電源的動態響應能力。根據測試結果，調整電源的控制引數或最佳化濾波電路，以提高電源的動態響應效能。
系統性能測試
將開發好的低噪聲電源應用於高速 ADC/DAC 系統中，進行整體效能測試。測試指標包括信噪比（SNR）、無雜散動態範圍（SFDR）、有效位數（ENOB）等。透過與使用普通電源的系統性能進行對比，驗證低噪聲電源對高速 ADC/DAC 效能的提升效果。
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