FPGA 晶片開發服務

適用專案

• 已有目標產品或板卡，需要補齊“器件選型”相關設計與實現
• 已有程式碼或 IP，需要圍繞“邏輯設計”完成整合、除錯或重構
• 平臺、器件或介面尚未凍結，需要先驗證“IP 整合”等關鍵風險

主要工作內容

• 澄清現有 FPGA 器件應用開發邊界：先將“澄清現有 FPGA 器件應用開發邊界”寫入需求與介面基線，明確“器件選型”涉及的物件、引數、依賴和透過條件。
• 評估器件、封裝、IP、工具和板卡：圍繞“評估器件、封裝、IP、工具和板卡”形成專項設計，記錄“邏輯設計”相關架構、配置、約束和版本。
• 實施邏輯、介面或 SoC 協同開發：針對“實施邏輯、介面或 SoC 協同開發”完成工程整合，保留“IP 整合”相關構建、日誌、問題定位和變更記錄。
• 完成構建、板卡驗證和版本交付：以“完成構建、板卡驗證和版本交付”為驗證重點，在約定環境中執行“工程驗證”相關測試並提交可複核結果。

專案輸入

• 目標產品、功能、介面、效能和環境要求
• 候選 FPGA/SoC FPGA、封裝、生命週期和供貨條件
• 開發板或自研板、原理圖、PCB、外設和測試裝置
• 現有 RTL/IP/ 軟體、工具、許可證和交付要求

交付物

• 器件應用開發範圍與排除項清單：“器件應用開發範圍與排除項清單”用於復現約定實現，提交時繫結目標器件、工具、依賴和原始碼版本。
• RTL/IP/SoC 整合工程的約定部分：“RTL/IP/SoC 整合工程的約定部分”說明介面、引數、配置與限制，作為系統聯調和後續維護依據。
• 約束、Bitstream、軟體介面和構建記錄：“約束、Bitstream、軟體介面和構建記錄”按任務書列明檔案範圍、第三方授權邊界、構建方法和製品校驗值。
• 目標板卡功能、時序、介面和穩定性證據：“目標板卡功能、時序、介面和穩定性證據”繫結測試物件、環境、用例、結果與剩餘限制，作為階段或最終驗收證據。

驗收方法

• 任務書明確本專案屬於現有器件應用開發
• 不包含半導體工藝、晶圓、掩膜和 ASIC 流片責任
• 器件、板卡、工具和 IP 條件隨版本凍結
• 交付結果以約定工程和目標板卡測試為準

能力與結果邊界

本服務不包含 FPGA 半導體器件製造或 ASIC 晶圓流片，專案邊界需在立項時確認。 未經目標專案驗證的廠商引數、理論峰值、路線圖或示例工程不作為專案實測結果；最終結論以凍結版本和書面測試證據為準。