FPGA 訊號處理開發

適用專案

• 已有目標產品或板卡，需要補齊“FIR/IIR”相關設計與實現
• 已有程式碼或 IP，需要圍繞“FFT”完成整合、除錯或重構
• 平臺、器件或介面尚未凍結，需要先驗證“DDC/DUC”等關鍵風險

主要工作內容

• 建立浮點參考、向量和頻域指標：先將“建立浮點參考、向量和頻域指標”寫入需求與介面基線，明確“FIR/IIR”涉及的物件、引數、依賴和透過條件。
• 完成定點位寬、縮放、舍入和飽和設計：圍繞“完成定點位寬、縮放、舍入和飽和設計”形成專項設計，記錄“FFT”相關架構、配置、約束和版本。
• 實現 FIR/IIR、FFT、DDC/DUC 或通道化流水線：針對“實現 FIR/IIR、FFT、DDC/DUC 或通道化流水線”完成工程整合，保留“DDC/DUC”相關構建、日誌、問題定位和變更記錄。
• 驗證多通道同步、頻響、誤差和持續資料流：以“驗證多通道同步、頻響、誤差和持續資料流”為驗證重點，在約定環境中執行“多通道同步”相關測試並提交可複核結果。

專案輸入

• 演算法說明、係數、參考程式碼、測試向量和期望頻譜
• 取樣率、頻寬、通道數、位寬、動態範圍和時鐘
• 頻響、雜散、誤差、吞吐、時延和資源目標
• ADC/DAC、模擬前端、目標器件、板卡和測試儀器

交付物

• 訊號處理 RTL/HLS、係數和資料通路工程：“訊號處理 RTL/HLS、係數和資料通路工程”用於復現約定實現，提交時繫結目標器件、工具、依賴和原始碼版本。
• 定點格式、縮放、舍入、飽和和介面說明：“定點格式、縮放、舍入、飽和和介面說明”說明介面、引數、配置與限制，作為系統聯調和後續維護依據。
• 參考模型、時域/ 頻域向量與自動比對指令碼：“參考模型、時域/ 頻域向量與自動比對指令碼”按任務書列明檔案範圍、第三方授權邊界、構建方法和製品校驗值。
• 誤差、頻響、資源、時序、吞吐和板卡記錄：“誤差、頻響、資源、時序、吞吐和板卡記錄”繫結測試物件、環境、用例、結果與剩餘限制，作為階段或最終驗收證據。

驗收方法

• 凍結向量下時域/ 頻域結果滿足誤差指標
• 邊界、溢位、飽和、復位和連續流行為可複核
• 吞吐、時延、資源和頻率繫結實現版本
• 動態範圍或頻譜結論註明 ADC/DAC、時鐘、前端和儀器條件

能力與結果邊界

頻響、動態範圍和誤差指標需結合輸入位寬、定點策略、取樣時鐘和模擬鏈路。 未經目標專案驗證的廠商引數、理論峰值、路線圖或示例工程不作為專案實測結果；最終結論以凍結版本和書面測試證據為準。