FPGA AI 加速開發

適用專案

• 已有目標產品或板卡，需要補齊“模型運算元”相關設計與實現
• 已有程式碼或 IP，需要圍繞“量化與定點”完成整合、除錯或重構
• 平臺、器件或介面尚未凍結，需要先驗證“片上資料流”等關鍵風險

主要工作內容

• 審查模型、運算元支援和資料使用條件：先將“審查模型、運算元支援和資料使用條件”寫入需求與介面基線，明確“模型運算元”涉及的物件、引數、依賴和透過條件。
• 完成量化、定點和誤差對照：圍繞“完成量化、定點和誤差對照”形成專項設計，記錄“量化與定點”相關架構、配置、約束和版本。
• 設計運算元並行、快取、訪存和流水線：針對“設計運算元並行、快取、訪存和流水線”完成工程整合，保留“片上資料流”相關構建、日誌、問題定位和變更記錄。
• 整合執行時並執行精度與效能測試：以“整合執行時並執行精度與效能測試”為驗證重點，在約定環境中執行“CPU/FPGA 協同”相關測試並提交可複核結果。

專案輸入

• 模型格式、權重、運算元、前後處理和執行框架
• 代表性資料集、授權、隱私處理和精度基線
• 批次、輸入尺寸、時延、吞吐、功耗和記憶體目標
• 目標 FPGA/SoC、工具、AI IP、CPU 和軟體環境

交付物

• 量化/ 定點模型、運算元對映和配置說明：“量化/ 定點模型、運算元對映和配置說明”用於復現約定實現，提交時繫結目標器件、工具、依賴和原始碼版本。
• RTL/HLS/AI IP 整合及資料路徑工程：“RTL/HLS/AI IP 整合及資料路徑工程”說明介面、引數、配置與限制，作為系統聯調和後續維護依據。
• CPU/FPGA 介面、執行示例和構建指令碼：“CPU/FPGA 介面、執行示例和構建指令碼”按任務書列明檔案範圍、第三方授權邊界、構建方法和製品校驗值。
• 精度、時延、吞吐、資源和功耗測試記錄：“精度、時延、吞吐、資源和功耗測試記錄”繫結測試物件、環境、用例、結果與剩餘限制，作為階段或最終驗收證據。

驗收方法

• 模型、權重、資料集、前後處理和引數版本可追溯
• 精度差異按凍結指標、樣本和統計方法記錄
• 時延與吞吐註明批次、輸入、預熱、端到端範圍和平臺
• 不以器件理論峰值或廠商示例替代目標模型實測

能力與結果邊界

不以器件理論峰值代替模型實測；精度、時延和吞吐需繫結模型、資料集和平臺。 未經目標專案驗證的廠商引數、理論峰值、路線圖或示例工程不作為專案實測結果；最終結論以凍結版本和書面測試證據為準。