FPGA 邏輯開發

適用專案

• 已有目標產品或板卡，需要補齊“組合邏輯”相關設計與實現
• 已有程式碼或 IP，需要圍繞“時序邏輯”完成整合、除錯或重構
• 平臺、器件或介面尚未凍結，需要先驗證“流水線”等關鍵風險

主要工作內容

• 凍結模組功能、介面和週期級行為：先將“凍結模組功能、介面和週期級行為”寫入需求與介面基線，明確“組合邏輯”涉及的物件、引數、依賴和透過條件。
• 設計組合/ 時序邏輯、狀態機和流水線：圍繞“設計組合/ 時序邏輯、狀態機和流水線”形成專項設計，記錄“時序邏輯”相關架構、配置、約束和版本。
• 編寫可綜合 RTL、約束和自檢 Testbench：針對“編寫可綜合 RTL、約束和自檢 Testbench”完成工程整合，保留“流水線”相關構建、日誌、問題定位和變更記錄。
• 完成模組模擬、綜合、時序和整合檢查：以“完成模組模擬、綜合、時序和整合檢查”為驗證重點，在約定環境中執行“片上匯流排”相關測試並提交可複核結果。

專案輸入

• 模組功能、介面、時鐘、復位和時序圖
• 輸入輸出範圍、握手、吞吐、延遲和異常行為
• 目標器件、語言、工具、編碼規範和資源限制
• 上層整合介面、測試向量和交付形式

交付物

• 模組級 Verilog/SystemVerilog/VHDL 原始碼：“模組級 Verilog/SystemVerilog/VHDL 原始碼”用於復現約定實現，提交時繫結目標器件、工具、依賴和原始碼版本。
• 模組介面、狀態機、引數和時序說明：“模組介面、狀態機、引數和時序說明”說明介面、引數、配置與限制，作為系統聯調和後續維護依據。
• Testbench、測試向量、約束和構建指令碼：“Testbench、測試向量、約束和構建指令碼”按任務書列明檔案範圍、第三方授權邊界、構建方法和製品校驗值。
• 模擬、綜合、資源和模組時序報告：“模擬、綜合、資源和模組時序報告”繫結測試物件、環境、用例、結果與剩餘限制，作為階段或最終驗收證據。

驗收方法

• 模組功能和週期級介面行為與規格一致
• RTL 可在指定工具與器件下綜合實現
• 邊界、復位、異常和背壓用例完成迴歸
• 系統級軟體、板卡和整機驗收未納入時明確排除

能力與結果邊界

邏輯功能、頻率和資源結果需在目標器件與約束條件下驗證。 未經目標專案驗證的廠商引數、理論峰值、路線圖或示例工程不作為專案實測結果；最終結論以凍結版本和書面測試證據為準。