FPGA Verilog 開發

適用專案

• 已有目標產品或板卡，需要補齊“Verilog”相關設計與實現
• 已有程式碼或 IP，需要圍繞“SystemVerilog”完成整合、除錯或重構
• 平臺、器件或介面尚未凍結，需要先驗證“時序邏輯”等關鍵風險

主要工作內容

• 審查 Verilog/SystemVerilog 版本與編碼規範：先將“審查 Verilog/SystemVerilog 版本與編碼規範”寫入需求與介面基線，明確“Verilog”涉及的物件、引數、依賴和透過條件。
• 維護狀態機、資料通路和介面模組：圍繞“維護狀態機、資料通路和介面模組”形成專項設計，記錄“SystemVerilog”相關架構、配置、約束和版本。
• 處理引數化、模擬綜合差異和語言遷移：針對“處理引數化、模擬綜合差異和語言遷移”完成工程整合，保留“時序邏輯”相關構建、日誌、問題定位和變更記錄。
• 完成 Lint、模擬、綜合與混合語言迴歸：以“完成 Lint、模擬、綜合與混合語言迴歸”為驗證重點，在約定環境中執行“Testbench”相關測試並提交可複核結果。

專案輸入

• Verilog/SystemVerilog 原始碼、宏、引數和檔案清單
• 功能規格、介面時序、現有 Testbench 和已知問題
• 模擬器、綜合工具、語言選項和第三方庫
• 目標器件、約束、編碼規範和交付相容要求

交付物

• 修改或新增的 Verilog/SystemVerilog 原始碼：“修改或新增的 Verilog/SystemVerilog 原始碼”用於復現約定實現，提交時繫結目標器件、工具、依賴和原始碼版本。
• 檔案清單、引數、宏和模組介面說明：“檔案清單、引數、宏和模組介面說明”說明介面、引數、配置與限制，作為系統聯調和後續維護依據。
• Lint、模擬、綜合指令碼及告警處理記錄：“Lint、模擬、綜合指令碼及告警處理記錄”按任務書列明檔案範圍、第三方授權邊界、構建方法和製品校驗值。
• 混合語言、工具相容和版本遷移說明：“混合語言、工具相容和版本遷移說明”繫結測試物件、環境、用例、結果與剩餘限制，作為階段或最終驗收證據。

驗收方法

• 指定語言版本和工具下可編譯、模擬和綜合
• 功能與介面行為符合凍結規格和迴歸用例
• 無未說明的鎖存、跨時鐘或模擬綜合差異風險
• 原始碼、指令碼、依賴和版本記錄完整

能力與結果邊界

語言語法透過不等於實現透過，仍需約束、模擬、時序和板級驗證。 未經目標專案驗證的廠商引數、理論峰值、路線圖或示例工程不作為專案實測結果；最終結論以凍結版本和書面測試證據為準。