FPGA 程式開發

適用專案

• 已有目標產品或板卡，需要補齊“需求分解”相關設計與實現
• 已有程式碼或 IP，需要圍繞“HDL 工程”完成整合、除錯或重構
• 平臺、器件或介面尚未凍結，需要先驗證“約束實現”等關鍵風險

主要工作內容

• 將“程式”需求轉換為 RTL 功能和介面規格：先將“將“程式”需求轉換為 RTL 功能和介面規格”寫入需求與介面基線，明確“需求分解”涉及的物件、引數、依賴和透過條件。
• 確認 HDL、IP、約束與目標器件：圍繞“確認 HDL、IP、約束與目標器件”形成專項設計，記錄“HDL 工程”相關架構、配置、約束和版本。
• 建立模擬、綜合和實現流程：針對“建立模擬、綜合和實現流程”完成工程整合，保留“約束實現”相關構建、日誌、問題定位和變更記錄。
• 納入 FPGA RTL 開發任務統一管理交付：以“納入 FPGA RTL 開發任務統一管理交付”為驗證重點，在約定環境中執行“板卡驗證”相關測試並提交可複核結果。

專案輸入

• 功能目標、介面協議、資料格式和時序要求
• 目標器件、板卡、工具、IP 和許可證
• 現有 HDL、約束、指令碼、韌體和測試資產
• 交付原始碼、Bitstream、文件和驗收範圍

交付物

• 術語與需求邊界說明：“術語與需求邊界說明”用於復現約定實現，提交時繫結目標器件、工具、依賴和原始碼版本。
• RTL 開發輸入清單和缺失項：“RTL 開發輸入清單和缺失項”說明介面、引數、配置與限制，作為系統聯調和後續維護依據。
• 建議的 HDL、工具和驗證路線：“建議的 HDL、工具和驗證路線”按任務書列明檔案範圍、第三方授權邊界、構建方法和製品校驗值。
• 轉入 RTL 開發任務書的範圍對映：“轉入 RTL 開發任務書的範圍對映”繫結測試物件、環境、用例、結果與剩餘限制，作為階段或最終驗收證據。

驗收方法

• 客戶所稱“程式”已對映到明確的 RTL、軟體或製品範圍
• 不把普通應用軟體流程套用於 FPGA 實現
• 開發、驗證和交付責任在任務書中逐項列明
• 主要實現內容與 FPGA RTL 開發頁保持一致

能力與結果邊界

頁面中的“程式”指 FPGA 設計工程，不等同於普通應用軟體開發。 未經目標專案驗證的廠商引數、理論峰值、路線圖或示例工程不作為專案實測結果；最終結論以凍結版本和書面測試證據為準。