FPGA I2C 介面開發

適用專案

• 已有目標產品或板卡，需要補齊“Master/Slave”相關設計與實現
• 已有程式碼或 IP，需要圍繞“Clock Stretching”完成整合、除錯或重構
• 平臺、器件或介面尚未凍結，需要先驗證“多裝置定址”等關鍵風險

主要工作內容

• 定義 Master/Slave、地址與暫存器協議：先將“定義 Master/Slave、地址與暫存器協議”寫入需求與介面基線，明確“Master/Slave”涉及的物件、引數、依賴和透過條件。
• 實現起停、應答、仲裁和 Clock Stretching：圍繞“實現起停、應答、仲裁和 Clock Stretching”形成專項設計，記錄“Clock Stretching”相關架構、配置、約束和版本。
• 設計超時、匯流排佔用與掛死恢復：針對“設計超時、匯流排佔用與掛死恢復”完成工程整合，保留“多裝置定址”相關構建、日誌、問題定位和變更記錄。
• 聯合上拉、電平轉換和目標器件驗證：以“聯合上拉、電平轉換和目標器件驗證”為驗證重點，在約定環境中執行“匯流排恢復”相關測試並提交可複核結果。

專案輸入

• I2C 角色、7/10 位地址、速率模式和器件數量
• 暫存器表、讀寫事務、重複起始和時序限制
• 上拉電阻、電壓域、電平轉換器及匯流排電容條件
• 異常用例，包括 NACK、仲裁丟失、SCL/SDA 拉低和熱插拔

交付物

• I2C 控制 RTL、暫存器介面和約束：“I2C 控制 RTL、暫存器介面和約束”用於復現約定實現，提交時繫結目標器件、工具、依賴和原始碼版本。
• 事務時序、狀態機、錯誤碼和恢復策略說明：“事務時序、狀態機、錯誤碼和恢復策略說明”說明介面、引數、配置與限制，作為系統聯調和後續維護依據。
• 目標器件配置示例及匯流排波形：“目標器件配置示例及匯流排波形”按任務書列明檔案範圍、第三方授權邊界、構建方法和製品校驗值。
• 正常讀寫、NACK、超時和掛死恢復測試記錄：“正常讀寫、NACK、超時和掛死恢復測試記錄”繫結測試物件、環境、用例、結果與剩餘限制，作為階段或最終驗收證據。

驗收方法

• 指定地址、事務和速率模式下讀寫結果正確
• Clock Stretching、NACK 和仲裁行為符合凍結規格
• SCL/SDA 異常佔用後可按約定策略恢復或告警
• 板級高低電平和上升時間滿足目標器件條件

能力與結果邊界

上拉、電平轉換和外部器件時序屬於板級條件，應與 RTL 聯合驗證。 未經目標專案驗證的廠商引數、理論峰值、路線圖或示例工程不作為專案實測結果；最終結論以凍結版本和書面測試證據為準。