FPGA HLS 開發｜服務範圍、交付與驗收

FPGA HLS 開發

服務物件：需要處理器與可程式設計邏輯協同、嵌入式軟體或高層綜合的產品團隊。圍繞“C/C++ 高層綜合、介面綜合、流水線與 RTL 整合驗證”開展需求評估、專項實施、聯調驗證和版本交付。

C/C++ HLSPipeline/Unroll介面綜合C/RTL 協同驗證

HLS 結果受程式碼結構、資料型別、約束、工具版本和目標器件影響，需以綜合實現報告為準。

SERVICE SCOPE

FPGA HLS 開發服務範圍

圍繞確認的專案輸入、工作內容、交付物與驗收條件組織實施；是否進入 PoC 或完整開發階段由雙方確認的任務書確定。

建立 C/C++ 參考模型與測試向量：先將“建立 C/C++ 參考模型與測試向量”寫入需求與介面基線，明確“C/C++ HLS”涉及的物件、引數、依賴和透過條件。
完成資料型別、迴圈和儲存訪問重構：圍繞“完成資料型別、迴圈和儲存訪問重構”形成專項設計，記錄“Pipeline/Unroll”相關架構、配置、約束和版本。
配置 Pipeline、Unroll、Dataflow 與介面綜合：針對“配置 Pipeline、Unroll、Dataflow 與介面綜合”完成工程整合，保留“介面綜合”相關構建、日誌、問題定位和變更記錄。
執行 C 模擬、C/RTL 協同模擬和實現評估：以“執行 C 模擬、C/RTL 協同模擬和實現評估”為驗證重點，在約定環境中執行“C/RTL 協同驗證”相關測試並提交可複核結果。

HLS 工程、綜合指令、指令碼和版本配置：“HLS 工程、綜合指令、指令碼和版本配置”用於復現約定實現，提交時繫結目標器件、工具、依賴和原始碼版本。
重構後的 C/C++ 原始碼及資料型別說明：“重構後的 C/C++ 原始碼及資料型別說明”說明介面、引數、配置與限制，作為系統聯調和後續維護依據。
生成 RTL、介面封裝和整合示例：“生成 RTL、介面封裝和整合示例”按任務書列明檔案範圍、第三方授權邊界、構建方法和製品校驗值。
C 模擬、C/RTL 對照、資源、時序和 QoR 報告：“C 模擬、C/RTL 對照、資源、時序和 QoR 報告”繫結測試物件、環境、用例、結果與剩餘限制，作為階段或最終驗收證據。

HLS 結果受程式碼結構、資料型別、約束、工具版本和目標器件影響，需以綜合實現報告為準。未經目標專案驗證的廠商引數、理論峰值、路線圖或示例工程不作為專案實測結果；最終結論以凍結版本和書面測試證據為準。

需要明確邊界、資料型別、迴圈和儲存訪問，動態記憶體、遞迴、不可綜合系統呼叫或不確定迴圈通常需要先重構。

不能這樣承諾。結果受程式碼結構、綜合指令、資料型別、目標器件和工具版本影響，需要以 C/RTL 對照和實現報告評估。

不預設包含。只有當 HLS 模組需與 SoC 處理器協同時，才在任務書中增加平臺、驅動和軟體交付。

以專案任務書為準。計劃交付的HLS 工程、綜合指令、指令碼和版本配置、重構後的 C/C++ 原始碼及資料型別說明等內容需逐項列明；第三方 IP、加密網表、廠商庫、協議資料和許可證檔案受原授許可權制。

工作量取決於輸入完整度、介面和模組數量、器件與工具成熟度、第三方 IP、板卡狀態、軟體配套、測試裝置及驗收深度。完成輸入審查後再形成階段計劃與報價。