FPGA 模擬驗證服務範圍
圍繞確認的專案輸入、工作內容、交付物與驗收條件組織實施；是否進入 PoC 或完整開發階段由雙方確認的任務書確定。
適用專案
- 已有目標產品或板卡，需要補齊“RTL 模擬”相關設計與實現
- 已有程式碼或 IP，需要圍繞“SVA”完成整合、除錯或重構
- 平臺、器件或介面尚未凍結，需要先驗證“覆蓋率”等關鍵風險
主要工作內容
- 制定驗證範圍、層級和透過條件：先將“制定驗證範圍、層級和透過條件”寫入需求與介面基線，明確“RTL 模擬”涉及的物件、引數、依賴和透過條件。
- 選擇直接激勵、約束隨機、斷言或形式方法：圍繞“選擇直接激勵、約束隨機、斷言或形式方法”形成專項設計，記錄“SVA”相關架構、配置、約束和版本。
- 搭建模組/ 子系統/ 混合語言模擬環境：針對“搭建模組/ 子系統/ 混合語言模擬環境”完成工程整合，保留“覆蓋率”相關構建、日誌、問題定位和變更記錄。
- 組織自動迴歸、覆蓋分析和缺陷閉環：以“組織自動迴歸、覆蓋分析和缺陷閉環”為驗證重點，在約定環境中執行“自動迴歸”相關測試並提交可複核結果。
專案輸入
- 規格、驗證計劃、DUT 邊界、介面協議和風險清單
- RTL/ 網表、語言、模擬器、VIP、模型和許可證
- 參考模型、測試向量、覆蓋目標和失敗判定方式
- 迴歸資源、執行時長、版本管理和報告要求
交付物
- 驗證計劃、環境架構和用例追蹤矩陣：“驗證計劃、環境架構和用例追蹤矩陣”用於復現約定實現，提交時繫結目標器件、工具、依賴和原始碼版本。
- Testbench/UVM/ 斷言/VIP 整合的約定部分：“Testbench/UVM/ 斷言/VIP 整合的約定部分”說明介面、引數、配置與限制，作為系統聯調和後續維護依據。
- 迴歸指令碼、覆蓋報告、日誌和波形索引：“迴歸指令碼、覆蓋報告、日誌和波形索引”按任務書列明檔案範圍、第三方授權邊界、構建方法和製品校驗值。
- 缺陷清單、關閉證據、未覆蓋項和剩餘風險：“缺陷清單、關閉證據、未覆蓋項和剩餘風險”繫結測試物件、環境、用例、結果與剩餘限制，作為階段或最終驗收證據。
驗收方法
- 需求、風險和測試用例之間可追蹤
- 環境可在指定工具和版本下重複執行
- 覆蓋目標註明型別、排除項和審查依據
- 未覆蓋模型、門級條件或真實硬體範圍清楚標註
能力與結果邊界
驗證深度、模擬模型和覆蓋範圍必須在計劃中定義。 未經目標專案驗證的廠商引數、理論峰值、路線圖或示例工程不作為專案實測結果；最終結論以凍結版本和書面測試證據為準。
FPGA 模擬驗證常見問題
模擬驗證與功能模擬如何區分？
功能模擬側重 RTL 功能用例；模擬驗證還包括驗證計劃、層級劃分、覆蓋、迴歸、缺陷閉環和環境維護。
是否所有專案都需要 UVM？
不需要。應根據 DUT 規模、介面複雜度、複用計劃和風險選擇直接 Testbench、UVM、斷言或形式驗證。
門級模擬什麼時候需要？
適用於復位初始化、特定時序模型、網錶行為或流程要求；是否執行應結合靜態時序和專案風險決定。
FPGA 模擬驗證的交付範圍如何確定？
以專案任務書為準。計劃交付的驗證計劃、環境架構和用例追蹤矩陣、Testbench/UVM/ 斷言/VIP 整合的約定部分等內容需逐項列明；第三方 IP、加密網表、廠商庫、協議資料和許可證檔案受原授許可權制。
FPGA 模擬驗證週期和報價如何評估？
工作量取決於輸入完整度、介面和模組數量、器件與工具成熟度、第三方 IP、板卡狀態、軟體配套、測試裝置及驗收深度。完成輸入審查後再形成階段計劃與報價。
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