FPGA PCIe 開發

適用專案

• 已有目標產品或板卡，需要補齊“Endpoint/Root Port”相關設計與實現
• 已有程式碼或 IP，需要圍繞“DMA”完成整合、除錯或重構
• 平臺、器件或介面尚未凍結，需要先驗證“MSI/MSI-X”等關鍵風險

主要工作內容

• 凍結 PCIe 角色、代際、Lane 和拓撲：先將“凍結 PCIe 角色、代際、Lane 和拓撲”寫入需求與介面基線，明確“Endpoint/Root Port”涉及的物件、引數、依賴和透過條件。
• 配置 IP、BAR、地址轉換、中斷和鏈路引數：圍繞“配置 IP、BAR、地址轉換、中斷和鏈路引數”形成專項設計，記錄“DMA”相關架構、配置、約束和版本。
• 設計 DMA、快取、描述符和主機資料路徑：針對“設計 DMA、快取、描述符和主機資料路徑”完成工程整合，保留“MSI/MSI-X”相關構建、日誌、問題定位和變更記錄。
• 完成列舉、吞吐、錯誤恢復和互操作測試：以“完成列舉、吞吐、錯誤恢復和互操作測試”為驗證重點，在約定環境中執行“驅動與效能測試”相關測試並提交可複核結果。

專案輸入

• Endpoint/Root Port、PCIe 代際、Lane、速率和連線拓撲
• FPGA 器件、PCIe IP、許可證、參考時鐘和板卡
• BAR、DMA、描述符、MSI/MSI-X、資料格式和快取策略
• Linux/Windows 主機、核心/ 驅動版本、插槽和測試工具

交付物

• PCIe IP、時鐘復位、BAR、DMA 和中斷整合工程：“PCIe IP、時鐘復位、BAR、DMA 和中斷整合工程”用於復現約定實現，提交時繫結目標器件、工具、依賴和原始碼版本。
• 暫存器、地址對映、描述符和錯誤碼說明：“暫存器、地址對映、描述符和錯誤碼說明”說明介面、引數、配置與限制，作為系統聯調和後續維護依據。
• Linux/Windows 驅動或使用者態訪問示例的約定部分：“Linux/Windows 驅動或使用者態訪問示例的約定部分”按任務書列明檔案範圍、第三方授權邊界、構建方法和製品校驗值。
• 列舉、吞吐、時延、錯誤注入和重連測試記錄：“列舉、吞吐、時延、錯誤注入和重連測試記錄”繫結測試物件、環境、用例、結果與剩餘限制，作為階段或最終驗收證據。

驗收方法

• 指定主機、插槽、器件、代際和 Lane 下穩定列舉
• BAR、DMA、中斷和資料一致性符合凍結協議
• 吞吐/ 時延註明方向、塊長、佇列、併發和統計時間
• 復位、熱重置、鏈路降級和異常恢復按範圍驗證

能力與結果邊界

PCIe 代際、Lane 數、IP、主機平臺和一致性目標需依據目標器件和板卡驗證。 未經目標專案驗證的廠商引數、理論峰值、路線圖或示例工程不作為專案實測結果；最終結論以凍結版本和書面測試證據為準。