FPGA RTL 开发

适用项目

• 已有目标产品或板卡，需要补齐“RTL 架构”相关设计与实现
• 已有代码或 IP，需要围绕“可综合编码”完成集成、调试或重构
• 平台、器件或接口尚未冻结，需要先验证“接口与约束”等关键风险

主要工作内容

• 冻结功能、接口、时钟复位和异常行为：先将“冻结功能、接口、时钟复位和异常行为”写入需求与接口基线，明确“RTL 架构”涉及的对象、参数、依赖和通过条件。
• 完成模块、数据通路、控制逻辑和 IP 集成：围绕“完成模块、数据通路、控制逻辑和 IP 集成”形成专项设计，记录“可综合编码”相关架构、配置、约束和版本。
• 建立约束、Lint、仿真、CDC 和构建流程：针对“建立约束、Lint、仿真、CDC 和构建流程”完成工程集成，保留“接口与约束”相关构建、日志、问题定位和变更记录。
• 执行实现、时序、板卡联调和版本交付：以“执行实现、时序、板卡联调和版本交付”为验证重点，在约定环境中执行“仿真与实现”相关测试并提交可复核结果。

项目输入

• 功能规格、接口协议、时序图、寄存器和异常要求
• 目标器件、封装、板卡、工具、IP 和许可证
• 数据格式、吞吐、延迟、资源、功耗和环境目标
• 现有 RTL、约束、脚本、文档、样机和测试资产

交付物

• Verilog/SystemVerilog/VHDL RTL 与 IP 集成工程：“Verilog/SystemVerilog/VHDL RTL 与 IP 集成工程”用于复现约定实现，提交时绑定目标器件、工具、依赖和源码版本。
• XDC/SDC、构建脚本、文件清单和版本配置：“XDC/SDC、构建脚本、文件清单和版本配置”说明接口、参数、配置与限制，作为系统联调和后续维护依据。
• 模块、接口、寄存器、时钟复位和维护说明：“模块、接口、寄存器、时钟复位和维护说明”按任务书列明文件范围、第三方授权边界、构建方法和制品校验值。
• 仿真、CDC、实现、时序和板卡测试证据：“仿真、CDC、实现、时序和板卡测试证据”绑定测试对象、环境、用例、结果与剩余限制，作为阶段或最终验收证据。

验收方法

• 功能、接口和异常行为与冻结规格一致
• 工程在指定工具、器件和脚本下可重复构建
• 关键告警、CDC、资源和全部时序角有明确结论
• 源码、Bitstream、文档、日志和板卡测试版本一致

能力与结果边界

代码规模不能单独决定工作量，IP、约束、板卡和验证深度同样影响范围。 未经目标项目验证的厂商参数、理论峰值、路线图或示例工程不作为项目实测结果；最终结论以冻结版本和书面测试证据为准。